第五章(主存储器)×完成..ppt

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1、第 5 章 主存储器,存储器是用来存储二进制信息(程序、数据)。 存储器是计算机中各种信息的存储与交流中心。在控制器的控制下，存储器可与I/O设备、运算器、控制器交换信息，起存储、缓冲、传递信息的作用。,5.1主存储器的基本原理,主要有主存容量、存储器存取时间和存储周期、数据带宽。 1、存储容量 存储器可以容纳的二进制信息位数称为存储容量。单位：位、字节、字。 指令中地址码的位数决定了可直接寻址的空间。 例如机器提供了n位物理地址，支持2n字的物理主存空间的访问。 1G210M220K230,一、主存储器的主要性能指标,2、速度 (1)存储器存取时间TA 启动一次存储器操作(从收到读或写操作的

2、命令)到该操作完成所需要的时间称为访问时间或存取时间。 存储器的存取时间在ns(毫微秒,1ns=10-9 秒)级。,(2)存储周期TM 指连续启动两次独立的存储器操作所需要的最小间隔时间，或者指存储器进行一次完整的读写操作所需要的全部时间。 存储周期大于等于存取时间。 (3)数据传送速率BM(频宽、带宽) 指在单位时间内存储器能传送(交换)信息的位数。 BMW/TM (位/秒),W是存储器一次读写数据的宽度,二、主存储器的基本操作,主存储器和CPU是通过总线连接的，如下图。,总线包括数据总线、地址总线和控制总线。 CPU通过MAR(存储器地址寄存器)和MDR(存储器数据寄存器)与主存进行数据交

3、换。 控制总线包括控制数据传送的读(Read)、写(Write)和表示存储器完成的(Ready)控制线。,读操作： (1)CPU需要把信息字的地址送到MAR，经地址总线送往主存储器。 (2)CPU应用控制线(Read)发一个“读”请求。 (3)CPU等待从主存储器发来的回答信号Ready ，通知CPU“读”操作完成。 若Ready信号为“1”，说明存储字的内容已经读出，并放在数据总线上，送入MDR。,写操作： (1)CPU需要把信息字的地址送到MAR，经地址总线送往主存储器。 (2)将信息字送存储器的同时，CPU应用控制线(Write)发一个“写”请求。 (3)CPU等待“写”操作完成信号Re

4、ady。 主存储器从数据总线接收到信息字并按地址总线指定的地址存储，然后经Ready控制线发回存储器操作完成信号。,主存芯片的基本组成,三、半导体读/写存储器芯片(随机存储器),要求存储单元的内容既能写入又能读出。 缺点是所保存的信息在断电后会立即消失，是易失性存储器。 读/写存储器按所用元件的类型分为 双极型存储器 MOS存储器,按MOS存储器在运行中能否长时间保存信息可分为: 1、静态存储器SRAM。存放的内容，在不停电、不访问的情况下能长时间保持不变。 2、动态存储器DRAM。存放的内容，即使在不停电、不访问的情况下，隔一段时间之后也会自动消失。 动态存储器为了保持存放的信息不消失，在信

5、息消失之前根据原来存放的内容重新写入一遍，这个过程称为刷新或再生。,半导体存储芯片的基本结构,注意：读写是分开的，数据输入与输出好是分开为。 seli 称为地址选择线或字线。数据线d称为位线,下面给出一个字长8位，容量32个字的SDRAM的Verilog HDL code。,SDRAM code,module SDRAM ( clk , / Clock Input address , / Address Input data , / Data bi-directional cs , / Chip Select we , / Write Enable/Read Enable oe / Outpu

6、t Enable ); parameter DATA_WIDTH = 8 ; parameter ADDR_WIDTH = 8 ; parameter RAM_DEPTH = 1 ADDR_WIDTH; /-Input Ports- input clk , cs , we, oe ; input ADDR_WIDTH-1:0 address ; /-Inout Ports- inout DATA_WIDTH-1:0 data ; /-Internal variables- reg DATA_WIDTH-1:0 data_out ; reg DATA_WIDTH-1:0 mem 0:RAM_DE

7、PTH-1; reg oe_r;,/-Code Starts Here- / Tri-State Buffer control . output : When we = 0, oe = 1, cs =1 assign data= (cs end end endmodule,SDRAM testbench code,timescale 1ns/1ns module test_sdram; parameter DATA_WIDTH = 8 ; parameter ADDR_WIDTH = 8 ; parameter RAM_DEPTH = 1 ADDR_WIDTH; /-Input Ports-

8、reg clk , cs , we, oe; wire DATA_WIDTH-1:0 data; /-Inout Ports- reg DATA_WIDTH-1:0 data_reg ; /-Internal variables- reg ADDR_WIDTH-1:0 address , i; initial begin for(i=0;i256;i=i+1) begin #100 clk=0; cs=0;we=0;oe=0; #100 address=i; data_reg=i+2; #100 clk=1;cs=1;we=0;oe=0; end end assign data=data_re

9、g; SDRAM m(.clk(clk),.address(address),.data(data),.cs(cs),.we(we),.oe(oe); endmodule,5.1.1 静态存储器,1、存储单元和存储器 静态存储器(SRAM)的基本单元是一个双稳态触发器电路，可有多种方案。下图是其中的一种。,说明： 由两个反相器首尾相连构成。a为输出端。 反向器符号小的强度弱。 当两信号在同一结点相遇时，由信号强度高者决定该结点的值。,图中sel由地址译码器的输出控制： sel=1表示此单元被选中，可以读或者写操作。 sel=0表示此单元未被选中，不能进行读或者写操作。 write和read的作

10、用如下表,静态MOS型与双极型器件比较 优点： 位密度高，制造容易。 阻抗高，功耗小。 在不掉电情况下,信息不会丢失。 缺点：速度慢,功耗大，集成度低。,半导体存储芯片的译码驱动方式 用存储元构成存储器，如何安排存储元的排列？ 如16*8位存储元排成16*8矩阵，地址译码采用单译码方式。 1K*1位可以排列成32*32矩阵，地址译码采用双译码方式。,(1)单译码方式,(2)双译码方式,0,0,图7.81K静态存储器框图,读写信号,片选信号,地址码,地址码,存储阵列,下图所示是1K*1静态存储器的框图,表1K静态存储器的功能表,片选信号CS#用于扩展静态存储器的字数。,下表为其功能表,两种译码方

11、式的比较,以地址码宽度16b为例进行比较。,说明：地址译码器的输出是地址选择线，连接到一个字的所有基本单元，负载较重，所以需要使用驱动器。 与单级译码和双级译码相对应，CPU向主存传送地址有一次传送和二次传送的方案。二次传送方案中第一次传送行地址，第二次传送列地址。 二次传送的使地址总线的宽度减半，减少了引脚的数量，降低了成本。但是由此而增加了地址传送所需的时间，降低了读写速度。,一般情况下，当某个存储单元被访问后，其临近的单元也可能很快被访问。所以第一次访问主存时，既要传送行地址，又要传送列地址，后续访问主存时，就可以判断本次的行地址是否与上次的行地址相同，如果相同就只可传送列地址，从而节省

12、时间。,5.1.2动态MOS型存储元件,(1)存储元和存储器原理 动态存储元电路是利用MOS管栅极电容(MOS电容)上充积的电荷来存储信息的。 由于有漏电阻存在，电容上的电荷不可能长久保存，需要周期性地对电容充电，以补充泄漏的电荷，通常把这种补充电荷的做法叫刷新。,单管动态存储元电路如下图。它由一只晶体管和一个电容组成。,图单管存储单元线路图,特制的MOS电容,CS有无电荷分别表示“1”和“0”。,写入过程：对某单元写入时，字线为高电平，T导通。 若数据线为高电平(写1)且CS上无储存电荷，则通过T对CS充电。 若数据线为低电平(写0)且CS上有储存电荷，则CS通过T放电。 如写入的数据与原存

13、数据相同，则CS上的电荷保持不变。,读出过程：读出时，数据线预充电至高电平。 当字线上加高电平，T导通，若原来CS上就有电荷，则CS放电，使数据线有电位，此时若在数据线上接一个读出放大器，便可检出CS的“1”态。 若原来CS上无电荷，则数据线无电位变化，放大器无输出。表示CS上存储的是“0”。,优点：线路简单，单元占用面积小，速度快。 缺点：读出是破坏性的，在读出后要立即对单元进行“重写”，以恢复原来存放的信息。,图 16K*1动态存储器框图,以16K*1位的动态存储器为例介绍动态存储器的原理，如下图。,16K字存储器需要14位地址码，分两批(每批7位)送至存储器。先送行地址，后送列地址。 行

14、地址由行地址选通信号RAS#送入。 列地址由列地址选通信号CAS#送入。 16K位存储单元矩阵由两个64*128阵列组成。,读出放大器由触发器构成(如下图)，其原理：考虑一个完全平衡的对称触发器，在无外力强制作用下，其输出D，D有一个必为高电平，另一个为低电平。若对它施加一外力，如把D，D短路，则D，D有相等的电位。移去外力后，触发器有可能稳定在D为高电位状态，也可能稳定在D为低电平状态。如在移去外力的瞬间，把一个很小的电荷量引入某一输出端，则触发器必朝某确定方向转换。,图动态存储器读出放大器,用触发器作读出放大器具有灵敏度高、读出速度快等优点。 问题： 存储矩阵每一列有很多个存储单元，如果把

15、这么多存储单元的数据线都接在读放的一端，那么分布电容会使触发器失去平衡。 如果单元存储的是“0”，则在读出时数据线电位是不变的，此时相当于在移去外力时，无电荷引入触发器输出端，则触发器的状态将不稳定。 采取办法如下图。,图 16K*1动态存储器的存储矩阵、读出放大器及参考单元,(2)再生 为了保证存储的信息不遭破坏，必须在电荷漏掉以前就进行充电，以恢复原来的电荷。这一充电过程称为再生，或刷新。 一般情况下，再生应2ms的时间内进行一次。 静态RAM是以双稳态电路为存储单元进行的，因此不需要再生。,动态RAM采用“读出”方式进行再生。 接在单元数据线上的读放是一个再生放大器，在读出的同时，读放又

16、使该单元存储的信息自动地得以恢复。 由于动态RAM每列都有自己的读放，因此只要依次改变列行地址，轮流对存储矩阵的每一行所有单元同时进行读出，当把所有行全部读一遍，就完成了对存储器的再生(行地址再生)。,(3)时序图 DRAM有以下几种工作方式： 读工作方式 写工作方式 读改写工作方式 页面工作方式 再生工作方式 时序图中所用的时序符号如下表。,表 常用的时序符号,RAS#，CAS#与Adr的关系如下图。,图 动态存储器RAS#/CAS#与Adr的相互关系,在以后给出各种工作方式的时序图中，RAS#，CAS#，Adr的相互关系就不再详细画出了。,图 动态存储器读工作方式时序图,图 动态存储器写工

17、作方式时序,(4)小结,5.2 主存储器与CPU的连接,前面讲过，CPU要访问主存就要将被访问的存储单元的地址通过地址总线（AB）送到存储器，CPU和主存之间的数据交换是通过数据总线（DB）进行传输，读写控制信号是通过控制总线（CB）传递。 CPU与存储器连接时，需要考虑以下问题。,1、存储芯片的地址分配和片选 线选法-除片内寻址外，高位地址线直接（或经非门）分别接到各个存储芯片的片选端，当某根地址线(只允许一根)上的信号为有效时，与该地址线相连的芯片被选中工作。 部分译码-除片内寻址外，高位地址线中选择几根送到译码器，译码器的输出分别接到各个存储芯片的片选端，只有译码器输出信号为有效时，与该

18、输出线相连的芯片被选中工作。 全译码-除片内寻址外，高位地址线中全部送到译码器。 注：前两种地址不唯一，后一种地址唯一。,2、数据总线匹配和存储器接口 数据总线宽度是指数据总线一次能并行传输二进制的位数。 假设主存按字节编址（8位），CPU的数据总线分别是8位，16位，32位，64位时，如何进行连接？ (1)8位存储器接口（MDR） 如果数据总线是8位，则关系比较简单。只需要按排一个存储周期来读写一个字节。,(2) 16位存储器接口(MDR) 即在一个存储周期中要读写2个字节。 方法1 采用读写2次的办法，然后进行组装。 方法2 采用1次读写就能得到2个字节，这要求存储器做一些处理（采用多体交

19、叉存储器技术）。 具体方法见P120。 （3）32、64位存储器接口(MDR)类似。,3、控制总线的连接 用于存储器的控制信号主要有读/写(WE#)，IO和存储器选通信号(IO/M#)。,5.2.1 半导体存储器的组成与控制,半导体存储器芯片有多字一位片和多字多位(4位，8位)片，如1M*1位和256K*4位。 如何用这些小容量的芯片构成大容量的存储器？ 虽然这里是以小容量的芯片为例，但原理是相同的。,1、存储器容量扩展 存储器在字数或者字长方面与实际的要求有很大的差距时，需要在字向和位向上进行扩充。 (1)位扩展 位扩展的连接方式是将多片存储器的地址、片选、读/写端相应并联，数据端单独引出。

20、,例如用16K*1位芯片组成16K*8位的存储器，如何连接? 首先计算一下地址线和数据线。,16K=214 即14根地址线,芯片数=存储器容量/芯片容量 =(16K/16K)*(8/1)=8片 如下图。,图位扩展连接方式,每个芯片字长1位，存储器字长8位。每片有14条地址线引出端，每条地址接8个芯片；每片有1条数据线引出端。,(2)字扩展 字扩展是指增加存储器中字的数量。 静态存储器进行字扩展时，将各芯片的地址线、数据线、读/写控制线并联，而用片选信号来区分各芯片的地址范围。 例如用16K*8位芯片组成64K*8位存储器，如何连接? 首先计算一下地址线和数据线。,数据线D0D7与各片的数据端相

21、连，地址总线低位地址A0A13与各芯片的14位地址端相连，而两位高位地址A14、A15经过译码器和4个芯片的片选端相连。如下图。,用于选择芯片,图字扩展连接方式,(3)字位扩展 实际存储器往往需要字向和位向同时扩充。一个存储器的容量为M*N位，若使用L*K位存储器芯片，那么这个存储器共需要(M/L)*(N/K)个存储器芯片。 例如用2114芯片(1K*4位)构成容量为4K*8位的存储器，如何连接？ 解：整个存储器共需要(4K/1K)*(8/4)8个芯片。,2114芯片有10个地址端(A0-A9)、4位数据端(D0-D3)、一个片选端(CS#)和一个读写控制信号WE#。 CPU提供了12位地址，

22、其中低10位(A0-A9)并行连接到各芯片的地址端，还有两位地址(A10，A11)连向译码器，产生四个片选信号，分别控制四组芯片。 此处译码器还要受到CPU的访问信号MREQ#控制，只在需要访问主存时才产生译码输出。 CPU提供8位数据总线(D0-D7)，每根数据线连接4个芯片。如下图。,图 静态存储器芯片与CPU的连接,SRAM和ROM存储器混合连接举例,用 44256(256K*4 位)RAM 芯片和 27010(128K*8位)ROM 芯片设计总容量为 1MB 的存储器，其中RAM占据低768KB，ROM占据高 256KB。画出存储芯片与 CPU 的连接图。 解：设计步骤: 确定地址线数

23、 总存储容量：1MB = 1M*8 位，2X =1M，求得 X = 20，20 位地址 A19 A0。, 确定芯片数量 RAM 芯片数量为 (768/256)*(8/4)= 3*2 = 6(片)。 表示2片为1组做位扩展构成 256KB，再由三组做字扩展构成 768KB。 ROM 芯片数量为 (256K/128K)*(8/8)= 2*1 = 2(片)。 表示由 2 片做字扩展构成 256KB。, 确定片选信号个数 两种存储芯片中最小芯片容量为 128K，应对应一个片选信号，共需 1M / 128K = 8个片选信号。采用 38 译码器，由 A19 A17 地址信号译码产生 8 个片选信号。 R

24、AM 芯片容量为 256K=128K*2，每片对应 2 个片选信号，片选信号低电平有效，可将两个片选信号与起来。, 当 ROM 与 RAM 混合编址时，ROM 占据高位地址，RAM占据低位地址。 768KB RAM 地址范围为 00000H BFFFFH 256KB ROM 地址范围为 C0000H FFFFFH 芯片地址计算。,A17 既作为38译码器输入，又作为RAM的地址使用。, RAM 芯片受读写控制信号控制，为高时读出；为低时写入。ROM 芯片为只读存储器，不受该信号控制。,256K4 D3-D0 A16-A0,256K4 D7-D4 A16-A0,256K4,256K4,256K4

25、,256K4,128K8 D7-D0 A16-A0,128K8 D7-D0 A16-A0,CPU,3 8 译码器,图RAM和ROM存储器连接,AND,AND,AND,2.动态存储器（DRAM）的存储控制 在动态存储器中，需要增设附加电路： 地址多路转换线路 地址选通 刷新逻辑 读/写控制逻辑 在大容量存储器芯片中，为了减少芯片地址引出端数目，将地址码分两次送到存储器芯片，因此芯片地址线引出端减少一半。,刷新逻辑是为动态MOS随机存储器的刷新准备的。通过定时刷新，保证动态MOS存储器的信息不致丢失。 动态MOS存储器采用“读出”方式进行刷新。 刷新是以行为单位，以16K1 的DRAM 有 128

26、行128 列。每行的字线相通，选中某字线时，所有位均被读出并刷新。 从上一次对整个存储器刷新结束到下一次对整个存储器全部刷新一遍为止，这段时间间隔称为再生时间(刷新周期)，一般为2ms。 在2ms 内所有行都必须刷新一次。,刷新方式： (1)集中刷新(brust refresh) 集中刷新是指在一个刷新周期内，利用一段固定的时间，依次对存储器的所有行逐一再生，在此期间停止对存储器的读和写。 缺点是在刷新期间不能访问存储器。 假设读 / 写周期 Tc 和刷新周期 Tr 均为 0.5s，刷新间隔 2ms = 4000Tc。前 3872 Tc 用于读写，后 128 Tc 用于刷新。,(2)分散式刷新

27、(Distributed Refresh) 把对每一行的再生分散到各个工作周期中去。即一个存储器系统周期分为两部分：前半部分用于正常读、写或保持，后半部分用于再生某一行。 将系统周期 Ts 分为两半，Ts = Tc+Tr，前半段 Tc 用于读写，后半段 tr 用于刷新。系统周期为 1s，读写、刷新周期均为 0.5s。,(3)异步刷新 将刷新周期除以行数，得到两次刷新操作之间的时间间隔T，利用逻辑电路每隔时间T产生一次刷新请求。 将2ms 划分为128段，每段约为15.5s，将每段划分为两部分，前15s作为读写，后 0.5s用于刷新。可保证每 15.5s刷新一行。,t c：读 / 写周期， t

28、r ：刷新周期， t s ：系统周期 t s 宽度为 1 s ， t c 和 t r 宽度为 0.5 s 。,DRAM的刷新方式,动态MOS存储器刷新需要有硬件电路支持，包括刷新计数器、刷新/访存裁决，刷新控制逻辑等。 如Intel8203动态RAM控制器是为了控制2117、2118(16K*1)和2164(64K*1)动态RAM芯片而设计的。下图是Intel8203逻辑框图。,图7.24 INTEL 8203RAM控制器,CPU与主存的协同工作同步与异步,采用异步工作方式 读操作 (1)CPU将地址发送至地址总线，主存接收地址并译码。 (2)CPU发出读命令，然后等待主存发回的工作完成信号。

29、 (3)主存接到读命令后，将读出的数据送到数据总线并发出工作完成信号。 (4)CPU接到主存的工作完成信号后，接受来自数据总线的数据。可以开始下一次的读写操作。,写操作 (1)CPU将地址发送至地址总线，主存接收地址并译码。 (2)CPU将数据发送至数据总线。 (2)CPU发出写命令，然后等待主存发回的工作完成信号。 (3)主存接到写命令后，将数据总线上的数据写入指定单元并发出工作完成信号。 (4)CPU接到主存的工作完成信号后，可以开始下一次的读写操作。,并行读/写存储器,为了加速CPU与主存之间的信息交换，可以通过以下途径来减少主存与CPU之间速度的差异： 采用更高速的主存控制与访问技术，做到与CPU同速工作。 在CPU与主存之间插入一个高速缓冲存储器(Cache)，以提高存取速度。 加长存储器的字长，以便缩短存取时间。 采用并行读写存储器，如双端口存储器，多体交叉存储器等。 并行存储器是指在一个工作周期内可同时读出多个字,